Izgradnja sintetizatora pojednostavljenog VHDL-modela za GAL16v8 : diplomski rad - Munjas, Deni (D. Munjas, 2017)
Sažetak na hrvatskom: Projektiranje te minimizacija digitalnih sklopova su tema s kojom se studenti fakulteta elektrotehnike i računarstva susreću već na prvoj godini studija. U nadi da im se olakša shvaćanje ovog gradiva implementiran je sintetizator pojednostavljenog VHDL-modela za programabilni čip GAL16v8. Program će studentima omogućiti da svoj sklop opišu formalnim jezikom VHDL te da ga pomoću sintetizatora programiraju u GAL16v8. Uz sintetizator, implementiran je i heuristički minimizacijski algoritam Espresso koji pruža niz efikasnih operacija za manipulaciju Booleovih funkcija.