|
|
|
|
| LEADER |
02201na a2200229 4500 |
| 003 |
HR-ZaFER |
| 008 |
160221s2016 ci ||||| m||| 00| 0 hr d |
| 035 |
|
|
|a (HR-ZaFER)ferid4157
|
| 040 |
|
|
|a HR-ZaFER
|b hrv
|c HR-ZaFER
|e ppiak
|
| 100 |
1 |
|
|a Benc, Antonio
|
| 245 |
1 |
0 |
|a FPGA implementacija filtara s varijabilnim kašnjenjem temeljena na Farrow strukturi :
|b diplomski rad /
|c Antonio Benc ; [mentor Mladen Vučić].
|
| 246 |
1 |
|
|a FPGA implementation of variable delay filters based on Farrow structure
|i Naslov na engleskom:
|
| 260 |
|
|
|a Zagreb,
|b A. Benc,
|c 2016.
|
| 300 |
|
|
|a 52 str. ;
|c 30 cm +
|e CD-ROM
|
| 502 |
|
|
|b diplomski studij
|c Fakultet elektrotehnike i računarstva u Zagrebu
|g smjer: Obradba informacija, šifra smjera: 51, datum predaje: 2016-07-01, datum završetka: 2016-07-06
|
| 520 |
3 |
|
|a Sažetak na hrvatskom: U ovom radu opisani su filtri s varijabilnim kašnjenjem i razvijen je model filtra s varijabilnim kašnjenjem koji koristi Farrow strukturu te je napravljena njegova implementacija na razvojnom sustavu Zedboard. Model podržava maksimalan red filtra 10. U svrhu usporedbe razvijen je i model filtra s varijabilnim kašnjenjem koji koristi CIC interpolator. Testiranje nad nekoliko ispitnih signala pokazalo je da Farrow filtar daje rezultate bliže idealnima i koristi manje odsječaka programabilne logike, no za razliku od filtra sa CIC interpolatorom koristi DSP ćelije.
|
| 520 |
3 |
|
|a Sažetak na engleskom: In this thesis variable delay filters are described and a model of variable delay filter which uses Farrow structure is developed in VHDL and implemented on ZedBoard development board. The model supports maximum filter order of 10. Another variable delay filter which uses CIC interpolator is developed for comparison. The results show that the Farrow filter gives the results closer to ideal than the filter with CIC interpolator and uses less programmable logic slices. However, the filter with CIC interpolator does not use DSP slices.
|
| 653 |
|
1 |
|a FIR filtar
|a frakcionalno kašnjenje
|a Farrow struktura
|a FPGA
|a SoC dizajn
|
| 653 |
|
1 |
|a FIR filter
|a fractional delay
|a Farrow structure
|a FPGA
|a SoC design
|
| 700 |
1 |
|
|a Vučić, Mladen
|4 ths
|
| 942 |
|
|
|c Y
|
| 999 |
|
|
|c 48144
|d 48144
|