|
|
|
|
| LEADER |
03190na a2200229 4500 |
| 003 |
HR-ZaFER |
| 008 |
160221s2018 ci ||||| m||| 00| 0 hr d |
| 035 |
|
|
|a (HR-ZaFER)ferid4689
|
| 040 |
|
|
|a HR-ZaFER
|b hrv
|c HR-ZaFER
|e ppiak
|
| 100 |
1 |
|
|a Sertić, Martin
|
| 245 |
1 |
0 |
|a Dizajn i FPGA implementacija jednostavnih FIR filtara bez upotrebe množila :
|b diplomski rad /
|c Martin Sertić ; [mentor Davor Petrinović].
|
| 246 |
1 |
|
|a Design and FPGA implementation of simple multiplierless FIR filters
|i Naslov na engleskom:
|
| 260 |
|
|
|a Zagreb,
|b M. Sertić,
|c 2018.
|
| 300 |
|
|
|a 41 str. ;
|c 30 cm +
|e CD-ROM
|
| 502 |
|
|
|b diplomski studij
|c Fakultet elektrotehnike i računarstva u Zagrebu
|g smjer: Računalno inženjerstvo, šifra smjera: 55, datum predaje: 2018-02-09, datum završetka: 2018-02-22
|
| 520 |
3 |
|
|a Sažetak na hrvatskom: U radu su opisani dizajn i implementacija jednostavnih FIR filtara bez množila. Kod takvih struktura filtara koeficijenti su izraženi kao predznačene potencije broja dva, što omogućuju uporabu posmaka umjesto množila. Takva implementacija filtara omogućuje obradu signala u sustavima gdje se iziskuje velika brzina rada. Za dizajn filtara korišteno je razvojno okruženje Matlab. Modeli filtra razvijeni su u jeziku za opis sklopovlja VHDL-u te su implementirani na programabilnim logičkim poljima (engl. FPGA) Zedboard razvojne pločice. Procesorski sustav Zedboard pločice radi pod operacijskim sustavom Xillinux, distribucije linuxa prilagođene radu s pločicom. Komunikacija procesorskog sustava i programabilnog dijela ide Xillybus sabirničkim sustavom. Za prijenos podataka Xillybusom u oba smjera koriste se FIFO memorije. Također u sklopu rada razvijeno je odgovarajuće ispitno okruženje u Matlabu koje služi za provjeru funkcionalnosti rada filtara.
|
| 520 |
3 |
|
|a Sažetak na engleskom: In this thesis the design and implementation of simple multiplierless FIR filters has been described. When dealing with those structures, coefficients are expressed as signed powers of number two, which allows usage of shift instead of multiplication. That kind of implementation of filters allows usage of filters in systems that are expected to work on high frequencies. For design of filters Matlab environment was used. Filter models have been developed in hardware description language VHDL and implemented on Zedboard programable System-on-chip. Processing part of Zedboard works on Xillynux, linux version for ARM. It creates a simple interface for us to transfer information to and from the FPGA called Xillybus. FIFO memories are used for data transfer between FPGA and processing system. For verification of results using implemented filters, test environment has been designed in Matlab.
|
| 653 |
|
1 |
|a FIR filtar
|a CIC kompenzator
|a globalna optimizacija
|a minimax aproksimacija
|a predznačena potencija broja dva
|a implementacija bez množila
|a VHDL
|a Zedboard
|a Xillinux
|a Xillybus
|a FIFO memorije
|
| 653 |
|
1 |
|a FIR filter
|a CIC compensator
|a global optimisation
|a minimax aproximation
|a signed power of two
|a multiplierless implementation
|a VHDL
|a Zedboard
|a Xillinux
|a Xillybus
|a FIFO memories
|
| 700 |
1 |
|
|a Petrinović, Davor
|4 ths
|
| 942 |
|
|
|c Y
|
| 999 |
|
|
|c 50006
|d 50006
|