|
|
|
|
| LEADER |
03991na a2200229 4500 |
| 003 |
HR-ZaFER |
| 008 |
160221s2019 ci ||||| m||| 00| 0 en d |
| 035 |
|
|
|a (HR-ZaFER)ferid7263
|
| 040 |
|
|
|a HR-ZaFER
|b hrv
|c HR-ZaFER
|e ppiak
|
| 100 |
1 |
|
|a Tomić, Dubravko
|9 40683
|
| 245 |
1 |
0 |
|a Projektiranje djelila frekvencije u 180 nm CMOS tehnologiji :
|b završni rad /
|c Dubravko Tomić ; [mentor Adrijan Barić].
|
| 246 |
1 |
|
|a Design of frequency divider in 180-nm CMOS technology
|i Naslov na engleskom:
|
| 260 |
|
|
|a Zagreb,
|b D. Tomić,
|c 2019.
|
| 300 |
|
|
|a 19 str. ;
|c 30 cm +
|e CD-ROM
|
| 502 |
|
|
|b preddiplomski studij
|c Fakultet elektrotehnike i računarstva u Zagrebu
|g smjer: Elektronika, šifra smjera: 36, datum predaje: 2019-06-14, datum završetka: 2019-07-16
|
| 520 |
3 |
|
|a Sažetak na hrvatskom: Mikroelektronika i integrirani sklopovi predstavljaju okosnicu moderne civilizacije. Na ulaz djelila frekvencije dovodi se signal takta nominalne frekvencije od 32 kHz, a na izlazu djelila dobiva se signal takta nominalne frekvencije od 1 Hz. Budući da zbog temperature ili tehnoloških varijacija u proizvodnji frekvencija takta ulaznog signala može odstupati od 32 kHz, potrebno je osigurati mogućnost podešavanja djelila kako bi se na izlazu dobila frekvencija od 1 Hz čak i ako ulazna frekvencija odstupa od 32 kHz. Sklop frekvencijskog djelila sastoji se od 15-bitnog brojila sa sinkronim resetom, 15-bitnog zbrajala koji zbraja 15-bitnu konstantu C0 i 8-bitni vektor FDT te sklopa za usporedbu dva 15-bitna vektora koji na izlazu generira signal reseta kada dva 15-bitna vektora postanu jednaka. Konstantu C0 i promjenjivi vektor FDT treba podesiti tako da se na izlazu dobije željena frekvencija od 1 Hz i pri promjeni temperature od -40 stupnjeva C do 125 stupnjeva C i pri promjeni napona napajanja od 1,1 V do 1,3 V. Pri nominalnom naponu napajanja od 1,2 V potrošnja struje treba biti do 100 nA. Provesti simulacije za rubne tehnologije i odrediti prikladne vrijednosti za 15-bitnu konstantu C0 i 8-bitni vektor FDT. Osigurati da se s vanjskim signalom EN (enable) omogući rad sklopa tako da u stanju EN = 0 sklop ne radi, a u stanju EN = 1 sklop radi. Opisati proces projektiranja. Grafički i tablično prikazati sve značajne karakteristike sklopa.
|
| 520 |
3 |
|
|a Sažetak na engleskom: Microelectronics and integrated circuits present the backbone of modern civilization. The input of the frequency divider is a square wave with a nominal frequency of 32 kHz, and it outputs a square wave signal having the frequency of 1 Hz. The operation of an integrated circuit can be influenced by temperature and technological imperfections in production, which results in the deviation of the input frequency from the nominal frequency of 32 kHz. It is necessary to create the possibility to tune the frequency divider to get the output frequency of 1 Hz. The frequency divider consists of a 15-bit synchronous counter with reset, 15-bit adder which adds the 15-bit constant C0 and the 8-bit vector FDT, and a 15-bit comparator that generates the reset signal when these two numbers are equal. The constant C0 and tuneable vector FDT have to be set to generate the frequency of 1 Hz even if the temperature varies from -40 degrees Celsius to 125 degrees Celsius and if the voltage supply varies from 1.1 V to 1.3 V. With the nominal power supply voltage of 1.2 V the circuit is allowed to consume up to 100 nA. Run the simulations for corner technologies and determine appropriate values for C0 and the 8-bit vector FDT. Assure that the circuit works correctly when the external signal EN is high and if the signal EN = 0, then the circuit is not allowed to work. Describe the process of designing the circuit. All important circuit characteristics have to be represented in graphical and tabular form.
|
| 653 |
|
1 |
|a 180 nm CMOS tehnologija
|a djelitelj frekvencije
|
| 653 |
|
1 |
|a 180 nm CMOS technology
|a frequency divider
|
| 700 |
1 |
|
|a Barić, Adrijan
|4 ths
|9 10368
|
| 942 |
|
|
|c Z
|
| 999 |
|
|
|c 51398
|d 51398
|