|
|
|
|
| LEADER |
03029nam a2200229uu 4500 |
| 005 |
20190312140554.0 |
| 008 |
s2005 ci a |||||||||| ||hrv|d |
| 035 |
|
|
|a HR-ZaFER 34118
|
| 040 |
|
|
|a HR-ZaFER
|b hrv
|c HR-ZaFER
|e ppiak
|
| 041 |
|
|
|a hrv
|
| 080 |
|
|
|a 681.3
|h PRECIZNI MEHANIZMI I INSTRUMENTI
|j OPREMA ZA OBRADU PODATAKA
|e 681
|9 1740
|
| 100 |
1 |
|
|9 25209
|a Mlinarić, Hrvoje
|
| 245 |
|
|
|a Arhitektura i izvedba dinamički promjenjivog procesora :
|b doktorska disertacija /
|c Hrvoje Mlinarić ; [mentor Mario Kovač]
|
| 260 |
|
|
|a Zagreb :
|b H. Mlinarić ; Fakultet elektrotehnike i računarstva,
|c 2005.
|
| 300 |
|
|
|a 171 str. :
|b ilustr. ;
|c 30 cm +
|e CD
|
| 504 |
|
|
|a Bibliografija str. 153-163.
|
| 520 |
|
|
|a U ovoj doktorskoj disertaciji pod naslovom „Arhitektura i izvedba dinamički promjenjivog procesora“ predložena je nova arhitektura dinamički promjenjivog procesora koji svoju primjenu ima u izvedbama algoritama za digitalnu obradu signala. Predložena nova arhitektura dinamički promjenjivog procesora projektirana je korištenjem HDL jezika, optimizirana za sklopovsku sintezu, te prototipno izvedena u programibilnoj logici. Predloženi su postupci korištenja novopredložene arhitekture dinamički promjenjivog procesora na algoritmima za digitalnu obradu signala. Korištenjem novopredložene arhitekture dinamički promjenjivog procesora smanjena je potrebna logika za izvedbu algoritama za digitalnu obradu signala i povećana performansa procesora. Predložen je i razvijen postupak promjene dinamički promjenjivog procesora koji omogućuje istovremeno izvođenje trenutne funkcije dinamički promjenjivog sklopa i učitavanje nove funkcionalne konfiguracije dinamički promjenjivog sklopa. ključne riječi: dinamički promjenjivi procesor, programibilna logika, FPGA, digitalna obrada signala, multimedija, zbrajalo, množilo, arhitektura procesora.
|
| 520 |
|
|
|a In this PhD dissertation "Architecture and implementation of dynamically reconfigurable processor" author suggests a new architecture of dynamically reconfigurable processor that can be used in execution of digital signal processing algorithms. Suggested architecture of dynamically reconfigurable processor is designed using HDL language, optimized for hardware synthesis and verified as prototype designed in programmable logic. New procedures for use of dynamically reconfigurable digital signal processing processor are suggested. Use of proposed architecture decreases amount of needed logic for digital signal processing algorithm implementation, at the same time increasing processor performance. Also, a set of procedures for dynamic change of processor is proposed, that enables execution of current processor functions and loading of new functional configuration of processor at the same time. Keywords: dynamically reconfigurable processor, reconfigurable computing, FPGA, multimedia, digital signal processing, processor architectures.
|
| 700 |
|
|
|4 ths
|9 5776
|a Kovač, Mario
|
| 942 |
|
|
|c D
|2 udc
|
| 990 |
|
|
|a 31914
|
| 999 |
|
|
|c 29718
|d 29718
|