|
|
|
|
| LEADER |
03749na a2200241 4500 |
| 003 |
HR-ZaFER |
| 005 |
20160516012006.0 |
| 008 |
160221s2014 ci ||||| m||| 00| 0 hr d |
| 035 |
|
|
|a (HR-ZaFER)ferid1449
|
| 040 |
|
|
|a HR-ZaFER
|b hrv
|c HR-ZaFER
|e ppiak
|
| 100 |
1 |
|
|a Harcet, Hrvoje
|9 35059
|
| 245 |
|
|
|a Projektiranje sklopovskih blokova protočnog analogno-digitalnog pretvornika u 0.35 um CMOS tehnologiji :
|b diplomski rad /
|c Hrvoje Harcet ; [mentor Marko Koričić].
|
| 246 |
1 |
|
|a Design of the circuit blocks for pipelined analog to digital converter in 0.35 um CMOS technology
|i Naslov na engleskom:
|
| 260 |
|
|
|a Zagreb,
|b H. Harcet,
|c 2014.
|
| 300 |
|
|
|a 47 str. ;
|c 30 cm +
|e CD-ROM
|
| 502 |
|
|
|a diplomski studij
|b Fakultet elektrotehnike i računarstva u Zagrebu
|c smjer :Elektrotehničko i računalno inženjerstvo, šifrs smjera :48, datum predaje :2014-06-30, datum završetka :2014-07-11
|
| 520 |
3 |
|
|a Sažetak na hrvatskom: U radu su projektirani sklopovski blokovi protočnog analogno-digitalnog pretvornika u 0.35 um CMOS tehnologiji. Pretvornik je potpuno diferencijski te ima rezoluciju 8 bita i frekvenciju očitavanja 20 MS/s. Odabrana je protočna arhitektura koja koristi 1.5 bita po stupnju te je izvedena u tehnici preklapajućih kapaciteta. Osnovni 1.5 bitni stupanj se sastoji od 2 dinamička komparatora, i MDAC-a, odnosno DA pretvornika s implementiranom funkcijom pojačanja i sklopa za očitavanje zadržavanje signala (S/H sklop). Projektirani diferencijski dinamički komparator ima disipaciju 0.68 mW. Operacijsko pojačalo korišteno u MDAC-u koristi arhitekturu preklopljene kaskode s kojom je dobiveno pojačanje 65 dB i širina frekvencijskog područja jedničnog pojačanja 200 MHz. Pojačalo je potpuno diferencijsko, odnosno ima simetrične izlaze te je projektirana mreža kojom je ostvarena negativna povratna veza za zajednički signal (CMFB). Disipacija snage operacijskog pojačala iznosi 6 mW. Također je projektiran ulazni sklop za očitavanje i zadržavanje signala koji koristi flip-around arhitekturu. Korišteno je isto operacijsko pojačalo kao u osnovnom 1.5-bit-nom stupnju. Svi blokovi su projektirani s karakteristikama tranzistora za tipične uvjete procesiranja i na sobnoj temperaturi.
|
| 520 |
3 |
|
|a Sažetak na engleskom: In this thesis, circuit blocks for pipelined analog-to-digital converter (ADC) in 0.35 um CMOS technology are designed. ADC is fully differential with 8-bit resolution and sampling frequency of 20 MS/s. Pipeline is realized by using 1.5 bit per stage using switched-capacitor technique. Basic 1.5 bit stage consists of two dynamic comparators and multiplying digital-to-analog converter (MDAC) with implemented gain and sample and hold (S/H) function. Designed differential dynamic comparator has 0.68 mW power dissipation. Operational amplifier used in MDAC has a folded-cascode architecture with gain of 65 dB and unity-gain bandwidth 200 MHz. Opamp is fully differential so switched-capacitor common-mode-feedback (CMFB) is designed as well. Opamp power dissipation is 6 mW. Input sample and hold circuit using flip-around architecture is designed as the input stage of the overall converter. The same opamp as in the 1.5 bit stage is used. All circuit blocks are designed with transistor characteristics for typical mean process conditions at room temperature.
|
| 653 |
|
1 |
|a CMOS, integrirani sklop, protočni analogno-digitalni pretvornik, dinamički komparator, sklop za očitavanje i zadržavanje uzoraka, operacijsko pojačalo
|
| 653 |
|
1 |
|a CMOS, integrated circuit, pipelined analog to digital converter, MDAC, sample and hold amplifier, operational amplifier, dynamic comparator
|
| 700 |
1 |
|
|a Koričić, Marko
|4 ths
|9 30743
|
| 942 |
|
|
|c Y
|2 udc
|
| 999 |
|
|
|c 45012
|d 45012
|